module assign_test (
clk,
配悄 lhold,
培老渣 lholda
);
含拦
input clk;
input lhold;
output lholda;
reg lholda;
always @(posedge clk)
if (lhold)
lholda<=lhold;
else
lholda<=0;
endmodule
未加入assign的综合结果。
assign是持续赋值语句，一般都习惯性地当做连线用，主要对wire型变量进行赋值
assign a=1；
assign是组合逻辑中用来赋值的语句。
wire a;
assign a=1;